반도체 및 CMOS 프로세스

반도체 및 CMOP로세 세

천연 모래는 실리카 (sio₂)가 풍부하며, 이로부터 높은 - 순도 단일 결정 실리콘을 추출하여 통합 회로를 제조 할 수 있습니다. 단결정 실리콘은 순도가 매우 높은 순도 요구 사항을 가지고 있으며,이 요구 사항은 99.9999999% 이상 (예 : 9 9 s)에 도달해야하며, 결정 핵을 형성하려면 다이아몬드 구조에 따라 실리콘 원자를 배열해야합니다. 결정 핵의 결정 평면 방향이 동일 할 때, 단일 결정 실리콘이 형성 될 수있다; 결정 평면의 방향이 다르면, 폴리 실리콘이 형성 될 것이다.

단결정 실리콘 및 폴리 실리콘은 모두 통합 회로의 제조에 사용될 수 있으며, 그 중 단일 조합 실리콘은 주로 실리콘 기판을 구축하는데 사용되며, 다국어 실리콘은 게이트, 다분기성 저항기 또는 MOS 파 튜브의 커패시터와 같은 성분을 만드는 데 사용될 수있다.

도 1에 도시 된 바와 같이, 모래에서 칩으로의 생산 공정은 다음과 같습니다. 첫째, 석영 모래는 단결정 실리콘을 준비하기위한 원료로 사용됩니다. - 석영 모래의 실리카 함량은 일반 모래의 실리카 함량보다 높으며, 야금 등급 실리콘은 정제 후에 얻을 수 있습니다. 그런 다음 야금 등급 실리콘을 정화, 정제 및 증착하여 폴리 실리콘을 생성하고; 도면 과정을 통해, 폴리 실리콘은 단결정 실리콘 잉곳으로 전환 될 수있다. 단일 크리스탈 실리콘 잉곳을 얇은 시트로 자르려면 웨이퍼를 얻습니다. 각 웨이퍼에서 다수의 통합 회로 다이를 만들 수 있으며, 이는 얇게 썰고 테스트 및 포장되어 통합 회로 칩 (ChIP) 제품을 만들 수 있습니다.

본질적인 반도체

본질적인 반도체는 불순물 원자가없고 구조적 결함이없는 순수한 결정을 나타냅니다. 게르마늄 (GE) 및 실리콘 (SI)은 모두 사각형 요소이며 일반적으로 반도체 재료로 사용됩니다. 고유 반도체에서, 원자의 가장 외부 층에있는 4 개의 원자가 전자는 열 또는 광 에너지의 여기에서 주변 원자의 최대 바깥 전자와 공유 결합을 형성 할 수 있지만, 일부 공유 결합의 전자는 공유 결합으로부터 전도성 밴드 전자 및 용가 밴드 구멍을 형성 할 수있다. 고유 반도체의 두 캐리어는 항상 쌍으로 나타나고 열 평형 상태에 있으므로, 적용된 전기장의 작용 하에서, 이들 캐리어는 방향으로 이동하여 전류를 형성 할 수 있으므로 재료가 특정 전도도를 가질 수 있으므로이 유형의 반도체를 고유 반도체라고합니다.

일정량의 특정 불순물 원자가 고유 반도체에 첨가되는 경우, 비 - 고유 반도체로 변환됩니다. 그중에서도, 펜타 발렌트 요소와 통합 된 비 - 고유 반도체는 n ​​- 유형의 반도체라고하며, 그러한 pentavalent 요소는 공여자 불순물이라고합니다. 비 삼가 요소와 통합 된 비 - 고유 반도체는 p - 유형 반도체라고하며, 이러한 3 개 요소는 이에 따라 호스트 불순물이라고합니다. 고유 반도체의 열 평형 상태와 달리, 비 - 고유 반도체의 두 담체는 항상 불평등 상태에있다 : 지배적 인 캐리어는 다수의 캐리어 (많은 것으로 지칭 됨)라고하며, 2 차 캐리어를 소수 캐리어 (소수라고 함)라고한다. n - 유형 반도체는 5 - 밸런트 요소로 도핑되므로, 그들의 모모 트론은 자유 전자입니다. P- 타입 반도체는 3 배의 원소로 도핑되고, 분자는 구멍이다.

고유 반도체 내부에서, 열 평형에서 두 캐리어 (전도성 밴드 전자 및 원자가 밴드 구멍)의 농도는 동일하며,이 농도를 고유 캐리어 농도라고한다. 이 농도는 일정하지는 않지만 반도체의 특정 물질과 그것이 위치한 온도 - 온도가 높을수록 고유 캐리어의 농도가 높아집니다.

비 - 고유 반도체에서, 대부분의 캐리어 (polypion)의 농도는 도핑 농도의 불순물 농도, 일반적으로 고유 한 캐리어 농도보다 높은 몇 배 더 높은 것과 거의 같습니다. 소수의 운반체 (소수)의 농도는 일반적으로 고유 담체의 농도보다 낮으며, 둘 사이에 몇 가지 크기의 차이가 있습니다. 따라서, 다중 - 입자 농도와 비교하여, oligoptonic 농도는 매우 낮으며, 이는 대부분의 계산 및 분석 시나리오에서 무시할 수 있습니다.

캐리어는 전기장 힘에 의해 구동되는 방향 드리프트 운동을 생성합니다. 약한 전기장 환경에서, 캐리어의 평균 드리프트 속도 v와 전기장 강도 E간에 직접 비례 관계가 만족되며, 이는 다음과 같이 표현됩니다.

(여기서 비례 계수 μ를 캐리어의 이동성이라고하며, 이는 볼트 당 센티미터로 측정됩니다.

캐리어의 이러한 드리프트 운동은 드리프트 전류를 형성 할 수 있으며, 드리프트 전류의 크기는 캐리어 이동성과 양의 상관 관계가있다. 전기 력의 작용하에 실제 구멍 및 자유 전자의 실제 드리프트 방향이 반대이지만, 각각에 의해 형성된 드리프트 전류 방향은 정확히 동일하므로 반도체 내부의 총 드리프트 전류는 구멍 드리프트 전류 및 유리 전자 드리프트 전류의 중첩과 같다.

적용된 전기장의 강도가 동일하면 반도체의 드리프트 전류 밀도가 클수록 전도도가 강해집니다. 추가 분석에 따르면 드리프트 전류 밀도는 담체의 이동성에 직접 비례 할뿐만 아니라 담체의 농도에도 직접적으로 비례한다는 것이 밝혀졌다. 고유 반도체의 캐리어 농도는 0이 아니며 전기장의 작용 하에서 약한 드리프트 전류를 생성 할 수 있지만, 다중 {- 비 - 고유 반도체의 하위 농도는 일반적으로 고유 한 캐리어 농도보다 높은 순서의 많은 순서가 더 높아서 {4}의 드리프트 전류 밀도를 더 크게 만듭니다. 고유 반도체의. 따라서, 고유 반도체의 드리프트 전류 밀도는 일반적으로 드리프트 전류를 계산할 때 무시할 수있다.

P-유형 및 n - 반도체 유형

Q - 고유 반도체의 매우 작은 드리프트 전류 밀도로 인해 고유 반도체는 일반적으로 비 - 고유 반도체에 비해 절연체로 간주 될 수 있습니다. 이로 인해 실제 통합 회로의 실제 제조에 사용되는 반도체 재료는 비 - 내재 반도체입니다. 비 - 고유 반도체의 전도도는 멀티 플론의 이동성 μ와 밀접한 관련이 있습니다. 이동성이 클수록 반도체의 전도도가 강해지고 반도체에서의 장치가 더 빨라집니다.

게르마늄 (GE) 및 실리콘 (SI)에 대한 캐리어 이동성 데이터는 표 2에 나와있다 (여기서 자유 전자 이동성은 μn으로 작성되고 구멍 이동성이 μp로 작성됨). Ge와 Si의 자유 전자 이동성 μn는 홀 이동성 μp의 자유 전자 이동성 μn이므로 N {- 유형 반도체 장치는 P - 이득, 주파수 특성 및 구동 기능과 같은 주요 성능 표시기에서 p - 유형 반도체 장치보다 훨씬 더 잘 수행됩니다.

그림 2에 표시된 바와 같이, n - 유형의 반도체와 p - 유형 반도체가 가까이있는 경우, pn 접합부는 둘 사이의 인터페이스에서 형성됩니다. 접합 영역에서, N 영역의 유리 전자는 P 영역으로 확산되는 반면, P 영역의 구멍은 N 영역으로 확산된다. 이 확산 운동이 발생한 후, 내부 전기장은 N 영역에서 P 영역까지 계면에서 형성된다. 내부 전기장의 강도가 점차 증가함에 따라, 최종 확산력과 내부 전기 힘은 평형 상태에 도달하고 확산 운동이 중지된다. 현재, 자유 전자 및 구멍이없는 영역은 교차로 인터페이스에서 형성되며, 이는 공간 전하 영역이라고하며 종종 고갈 영역이라고합니다. 전극이 PN 접합의 양쪽 끝에 끌어 내리면, 다이오드가 형성 될 수있다 - p 영역의 전극은 양극이며, N 영역의 전극은 캐소드이다.

다이오드의 양쪽 끝에 전압을 적용하면 확산력과 전기 전계 힘 사이의 원래 평형이 파괴 될 수 있습니다. 적용된 전압이 양극 전위보다 높은 캐소드 전위를 충족하면, 가해진 전압은 내부 전기장 힘을 증가시켜, 확산 전류가 없기 때문에 캐리어가 여전히 확산 운동 -를 수행 할 수 없게되며, 다이오드는 - 상태가 - 상태에있다. 반대로, 적용된 전압은 내부 전기장 힘을 약화시키고, 캐리어는 다시 확산되기 시작하며, 다이오드 내부에서 확산 전류가 생성되며,이 시점에서 다이오드는 전도 상태로 들어갑니다. 적용된 전압으로 켜거나 끄는이 기능은 다이오드를 단방향 전도성으로 만들어 회로에서 중요한 역할을합니다. CMOS 프로세스에서, 여러 유형의 PN 접합이 형성되며, 이는 통합 회로에서 다이오드를 제조하는 데 사용될뿐만 아니라 역 바이어스 상태에서 장치 간의 전기적 분리를 달성하기 위해 사용될 수있다.

반도체에 5 - 밸런트 또는 3 가지 요소를 도입하는 과정을 도핑이라고하며 도핑 과정은 일반적으로 이온 임플란트에 사용됩니다. 이온 임플란트 농도가 낮을 ​​때, 그것은 가볍게 도핑된다 (n⁻, n⁻ 또는 p⁻, p⁻). 이온 임플란트 농도가 높을 때, 그는 도핑된다 (NIT, NIT 또는 PAT, PAT). 분명히, 심하게 도핑 된 반도체의 전도도는 가볍게 도핑 된 반도체의 전도도보다 낫다.

로컬 헤비 도핑이 넓은 영역의 광 도핑 영역에서 수행되는 경우, 연한 도핑 영역을 일반적으로 기판이라고하며, 무거운 도핑 영역을 확산 영역 (확산) 또는 활성 (활성)이라고합니다. 확산 구역의 반도체 유형 및 기판은 동일 할 수 있습니다 (N {- 유형 또는 p - 유형) 또는 다른 (이종). CMOS 프로세스에는 두 가지 상황이 있습니다. 동종 도핑은 주로 전극을 교육하고 저장 접촉을 통한 연결을 실현하는 데 주로 사용되며 특수 - 유형 도핑은 주로 MOS 장치와 기판 사이의 분리 구조를 구성하는 데 사용됩니다.

반도체 장치는 금속을 통해 전극에서 나가야합니다. 반도체가 금속과 접촉 할 때, 다시 촬영하면 전자가 접촉 장벽을 통해 터널을 터널로 만들어 - 저항 저항 저항성 연락처가 전극을 이끌어내는 데 사용될 수 있습니다. 그러나 광 도핑의 경우 반도체와 금속 사이의 접촉 저항이 매우 크고 전극 연결 효과가 좋지 않으므로 전극을 이끌어내는 데 사용할 수 없습니다. 따라서, 낮은 - 도핑 기판으로부터 전극을 추출하기 위해, 기판은 등방성으로 도핑 된로 국소 적으로 -이어야하며, 금속 전극이 도입된다.

그림 . 3에 표시된 바와 같이, n - 웰의 프로파일 구조와 금속은 OHMIC 접촉에 의해 연결됩니다. n - 트랩은 가볍게 도핑 된 n - 종종 기판으로 사용되며 전원 공급 장치 vdd에 연결 해야하는 반도체 유형 반도체입니다. 효과적인 연결을 달성하기 위해, n - 웰에서 동성애 리오핑이 필요합니다. well n ⁺ 확산 영역을 형성하여 금속에 닿아 OHM을 생성합니다. 도 3의 실리카 (SIO₂)는 금속과 반도체 사이의 절연 분리를 달성하는데 사용되며, 금속과 N⁺ 확산 영역 사이의 옴 접촉을 형성하기 위해서는 접촉 구멍이라고 불리는 SiO₂ 층에서 구멍을 열어야한다.

특수 - 모양의 이온 주입은 확산 영역과 기판 사이의 PN 접합 다이오드를 형성 할 수 있기 때문에, 동일한 기판의 다중 확산 영역은 다이오스 전압이 항상 역 바이어스 상태에 있도록 합리적으로 제어되는 한 다이오드에 의해 서로 분리 될 수 있습니다. 그림 . 4에 표시된 것처럼, 2 개의 p⁺ 확산 영역의 다이오드 분리 프로파일 구조는 그림 . 4에 도시되어있다 : n -의 2 개의 p⁺ 확산 영역은 n - with와 n {6}과 N-을 갖는 두 개의 독립적 인 다이오드를 형성한다. 두 다이오드가 항상 역 바이어스 상태에 있는지 확인한 후, 두 p⁺ 확산 영역 사이의 다이오드 분리를 실현할 수 있습니다.

유사하게, p - 유형 기판이 가장 낮은 전위 GND에 연결되면, 다수의 N⁺ 확산 영역 사이의 다이오드 분리가 달성 될 수있다. 그림 . 5는 n - 웰 프로세스의 다이오드 분리 프로파일 구조를 보여줍니다.이 프로세스는 두 p⁺ 확산 영역과 2 개의 n ⁺ 확산 영역 사이의 다이오드 분리 구조를 보여줍니다. 그림에서 전체 웨이퍼의 기판은 p - 유형 기판이며, n - 트랩은 p - 타입 기판 위에 이루어집니다. Combined with the potential relationship in Fig. 5, it can be seen that the PN junction diode between the N-well and the P-type substrate is also in the reverse deflection state, which ensures the isolation between the N-well and the P-type substrate. N 트랩 만 포함하고 P 트랩을 설정하지 않는이 프로세스를 N 웰 프로세스라고합니다.

그림 . 6 a에 표시된 것처럼, 2 개의 p+ 확산 영역이 n - 우물에 주입되거나, 두 개의 n+ 확산 영역이 p - 타입 기판에 주입되는 경우, 두 확산 구역 사이의 영역은 채널로 정의되고 기판은 전체입니다. 기판은 문자 B에 의해 지칭되고, 채널의 양쪽에있는 확산 영역은 S와 D로 표시되며, 이는 접촉 구멍에 의해 금속에 연결됩니다. 문자 G로 표시되는 채널 바로 위에 금속 전극을 만듭니다. 그림 . 6에 적용된 전압 관계와 결합하면, n - 사이의 pn 접합 다이오드와 p - 타입 기판은 역 바이어스 상태에 있으며, 채널의 내부 측면 및 각각의 측면의 변위 영역이 있음을 알 수 있습니다. 바이어스 상태이므로 그림의 모든 S와 D는 수행되지 않습니다. 그림에는 동일한 글자를 사용하여 MOS 튜브 핀의 후속 이름을 용이하게하기 위해 두 개의 별도의 S, D, G 및 B 세트가 있습니다.

도 6B에서, 2 개의 N+ 확산 영역 사이의 채널은 GND에 연결된 p - 유형 기판에 속한다. 이 시점에서, 양의 전압 v₁가 채널 위의 G에 가해지면, G와 채널 사이에 생성 된 전기장은 일부 전자를 끌어 내고 채널의 구멍을 채울 것이다. 구멍을 채운 후 전자가 남아있을 정도로 v electr가 충분히 높으면 채널은 p - 유형에서 n - 유형으로 변경 된 다음 두 개의 n+ 확산 영역을 연결하여 s와 d가 수행됩니다. vt의 전압이 0으로 떨어지면 채널은 p - 유형으로 돌아와서 s를 다시 분리합니다. 따라서, S와 D는 전자 스위치의 두 끝과 동일하며, 켜기/끄기 및 분리는 G의 전압에 의해 제어된다.

같은 방식으로, 그림 . 6 b의 n 트랩에있는 2 개의 p+ 확산 영역 사이의 채널은 n 웰이고, n 우물은 vdd에 연결된다. 이 시점에서, VDD 아래의 전압 v₂는 채널 위의 G에 적용되고, G와 채널 사이의 전기장은 채널의 전자를 격퇴한다. v not가 충분히 낮을 때, 자유 전자는 채널 밖으로 퇴제 될뿐만 아니라 일부 공유 결합의 전자가 채널 내에 구멍을 형성합니다. 이러한 방식으로 채널은 n -에서 p - 형태로 변경되어 두 개의 p+ 확산 영역을 연결하고 S와 D가 수행 할 수 있습니다. vt의 전압이 VDD로 다시 상승하면 채널은 n - 유형으로 돌아와서 s에서 s에서 다시 분리되므로 구조는 G에 의해 제어되는 전자 스위치이기도합니다.

0040-35057 Rev.C 용접, 슬릿 밸브 인서트, 프로세스 챔버

CMOS

채널의 양쪽에있는 확산 영역은 소스 (들) 및 배수 (d)라고하며, 채널 위의 전극 플레이트를 게이트 (g)라고하며, 기판의 백 게이트 (b)와 함께 기판은 MOS 튜브를 구성합니다. 2 개의 N+ 확산 영역과 해당 게이트로 구성된 장치를 NMOS 튜브라고하며, 2 개의 P+ 확산 영역으로 구성된 장치와 해당 게이트를 PMOS 튜브라고하며, 두 가지의 기호는 그림 . 6 C에 나와 있습니다.

초기 MOS 튜브의 게이트 재료는 금속 범주에 속하는 알루미늄입니다. 게이트와 채널 사이의 실리카는 산화물에 속합니다. 채널은 반도체에 속합니다. 3 개의 영어 단어 금속의 이니셜 - 산화물 - 반도체는 MOS (즉, 금속 - 산화물 - 반도체)를 제공합니다. 실제 공정에서 게이트 아래의 실리카 층의 두께는 다른 영역의 두께보다 작아야한다는 점을 지적해야합니다.

MOS 튜브는 게이트 전압으로 제어되는 전자 스위치로 간단히 이해할 수 있습니다. 게이트 전압이 높을 때 NMOS 튜브가 켜지고 게이트 전압이 낮을 때 PMOS 튜브가 켜집니다. 도 7에 도시 된 바와 같이, PMOS 튜브 및 NMOS 튜브는 VDD와 GND 사이에 직렬로 연결되며, 두 게이트는 입력 포트 A로 연결되며 두 MOS 튜브의 배수구는 출력 포트 Y로 연결됩니다. A가 낮 으면 NMOS 튜브가 차단되고 PMOS 튜브가 켜지고 출력 y가 올라갑니다. 결과적으로 A와 Y는 역상을 형성하고 회로를 인버터라고합니다.

그림 . 7에 표시된 인버터에서 PMOS 튜브는 NMOS 튜브의 게이트에 연결되어 있고, 2 개를 켜는 데 필요한 게이트 전압은 반대이며, NMOS 튜브와 PMOS 튜브는 동시에 전원 공급 장치와지면 사이에 전류 흐름이 없을 것이며, 이는 정전 전원이 없다. 인버터 외에도 NMOS 튜브 및 PMOS 튜브는 정적 작동 상태에 DC 전력 소비가없는 다양한 다른 논리 게이트를 형성 할 수 있습니다. NMOS 튜브 및 PMOS 튜브의 매우 완벽한 보완 특성으로 인해,이 두 가지로 구성된 회로의 이름은 상보적인 금속 - 산화 - 반도체 (CMOS)입니다.

0020-42287 플레이트 Perf 8inch ec wxz

CMOS 논리 게이트가 휴식을 취할 때 전원 공급 장치와지면 (즉, 정적 전원 소비) 사이에는 직접 흐름이 없지만 로직 게이트 상태 플립 중에 NMOS 튜브와 PMOS 튜브는 짧은 동시 전도 현상을 갖게되므로 특정 동적 전력 소비가 발생합니다. 또한 로직 게이트에 의한 하중 커패시터를 충전 및 배출하는 프로세스도 전력 소비를 발생시킵니다. 이러한 전력 소비는 모두 로직 게이트의 뒤집기와 관련이 있기 때문에 클럭 주파수가 높을수록 CMOS 회로의 전력 소비가 커집니다. 그러나 현대 대형 - 스케일 통합 회로의 클록 주파수는 일반적으로 높기 때문에 전력 소비 및 열 소산 문제를 해결하는 것은 여전히 ​​CMOS 통합 회로 설계에서 어려운 문제입니다.

CMOS 프로세스가 무어의 법칙에 따라 계속 발전함에 따라 게이트와 채널 사이의 실리카 층의 두께는 계속 감소하고 게이트 누출 현상이 점점 더 심각해집니다. 이 문제는 깊은 서브 미크론 프로세스 단계 전에 명확하지 않았지만 수십 개의 나노 미터 프로세스 노드에 들어간 후 게이트 누출 전력은 총 회로 전력 소비의 주요 원인이되었습니다. 깊은 서브 미크론 공정 단계 전에 회로를 차단하기 위해서는 시계 게이팅 만 필요합니다. 그러나 깊은 서브 미크론 프로세스 후에는 상황이 바뀌 었습니다. 시계를 종료하는 것 외에도 공급 전압을 줄이거나 기판 전압을 높이려면 게이트 누출 전력 소비를 최소화해야합니다. 통합 회로 규모의 지속적인 확장으로 전력 소비 및 열 소산은 설계 병목 현상이되었습니다. 더 많은 기술 혁신을 통해서만 우리는 무어 법칙의 지속적인 발전을 보장하고 칩의 통합을 더욱 향상시킬 수 있습니다.