CMOS 통합 회로의 기본 제조 공정

 CMOS (보완 금속-산화물 반도체) 기술은 1963 년 Wanlass와 SAH가 제안한 이래로 반도체 제조를위한 주류 공정 기술로 발전했습니다. 실리콘의 국소 산화 과정, Ion Imprantation Technology 및 Lithogrich 기술과 같은 주요 산화 공정의 지속적인 개발 및 개선과 함께 CMOS 프로세스는 널리 사용되었으며, MOORE의 특징을 이끌어 냈습니다. 통합을 개선하십시오.

CMOS 통합 회로의 기본 제조 공정

앞쪽 끝

{{{0}}. 18μm 이하의 과정에서 CMOS 통합 회로의 프론트 엔드 프로세스는 주로 장치의 소스-드레인 영역을 형성합니다. 분리 방법 : 0. 18μm 이상 : 국소 산화 (locos)에 의해 분리됩니다. 0.18μm 이하 : 얕은 트렌치 (STI) 분리는 분리 된 영역의 기생 커패시턴스를 줄이고 회로 성능을 향상시키는 데 사용됩니다.

트랩 형성 : 0. 18μm 프로세스에서 Well은 Retrogradewell 기술을 사용하여 장치 성능을 최적화합니다.

뒤쪽에 끝

백엔드 프로세스는 장치의 금속 상호 연결을 완료합니다.

상호 연결 자료 :

{{0}}. 18μm 이상 : 주로 금속 알루미늄을 상호 연결 재료로 사용합니다. 0.18μm 이하 : 알루미늄은 여전히 ​​상호 연결에 사용될 수 있지만, 구리는 주로 저항력을 줄이고 회로 성능을 향상시키기위한 상호 연결 재료로 사용됩니다. 상호 연결 프로세스 : 금속-실리콘 접촉뿐만 아니라 여러 층의 금속 배선 및 VIA의 형성을 포함합니다.

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0. 18 μm CMOS 프로세스에 대한 단순화 된 단계

1. 제조 준비 : 청소 및 전처리를 위해 적절한 실리콘 기판을 선택하십시오.

2. 산화물 성장 : 얇은 산화물 층이 기판상에서 성장하여 후속 공정을위한 마스킹 층으로 작용한다.

3. Lithography 및 Etching : Photolithography를 사용하여 패턴을 형성하고 에칭 과정을 통해 기질로 옮깁니다.

4. 이온 임플란트 : 장치의 요구 사항에 따라 소스-드레인 영역 및 트랩을 형성하기 위해 다양한 유형의 이온 이식이 수행됩니다.

5. 안정 : 주사 된 이온은 격자 손상을 회복시키고 불순물 원자를 활성화시키기 위해 어닐링됩니다.

6. STI 분리 : 얕은 그루브는 분리 될 영역에서 에칭되어 산화 실리콘과 같은 물질로 채워져 분리 영역을 형성합니다.

7. Metal Interconnect : 장치의 금속 상호 연결을 완료하기 위해 여러 층의 금속 배선 및 VIA가 형성됩니다.

8. 통과 및 캡슐화 : 장치 표면에 패시베이션 층이 형성되고 장치를 보호하고 신뢰성을 향상시키기 위해 캡슐화된다.

0. 18μm CMOS 프론트 엔드 프로세스

활성 영역의 형성

라이너 산화물 층 및 실리콘 질화물 층의 증착 : P 형 실리콘 기판 또는 P 형 에피 택시 층에서, 이산화 실리콘 이산화 실리콘 층 (SiO₂)은 먼저 열 산화에 의해 옥사이드 층으로서의 열 산화에 의해 먼저 성장하여, 이후의 실리콘 하부 부지 사이의 스트레스를 구제한다. 다음으로, 실리콘 질화물 층은 후속 에칭 단계를위한 하드 마스크 층으로 증착된다.

리소그래피 및 에칭 : 노출 및 발달은 1 리소그래피 플레이트를 사용하여 수행하여 장치의 분리 된 영역에서 포토 레지스트를 제거합니다. 이어서, 본질적으로, 실리콘, 라이너 산화물 및 포토 레지스트에 의해 덮이지 않은 실리콘의 일부는 습식 또는 건조 에칭에 의해 제거되어 얕은 그루브 분리 (STI)의 예비 구조를 형성한다.

실리카의 열 성장 및 평면화 : 포토 레지스트가 제거 된 후, 실리카 층은 얕은 홈의 바닥의 날카로운 모서리를 매끄럽게하기 위해 얕은 홈이라는 열 산화에 의해 얕은 홈의 바닥 및 측벽에서 성장합니다. 다음으로, 저압 증기 증착 (LPCVD)을 사용하여 실리카 층을 퇴적하고 밀도 하였다. 마지막으로, 평면화 공정은 화학 기계적 연마 (CMP)를 통해 수행되어 후속 공정의 원활한 진행을 보장합니다.

실리콘의 제거 및 최종 산화물 층의 성장 : 실리콘 질화물 층 및 실리카 층의 일부가 제거 된 후, 이산화 실리콘 층이 후속 이온 임플란트를위한 장벽 층으로서 900 도로 성장한다.

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N- 트랩 및 P- 트랩의 형성

N- 트랩의 형성 : 2 개의 리소그래피 플레이트를 사용한 노출 및 개발 N- 트랩 영역에서 포토 레지스트를 제거합니다. 이어서, 고 에너지 고용량 인 (P) 이온이 주사되어 N 트랩을 형성한다. 그런 다음, 비소 (AS)를 낮은 에너지로 주입하여 PMOS 소스와 배수구 사이의 침투를 방지합니다. 마지막으로, AS의 저에너지 주입은 PMOS의 턴온 전압을 조절하는 데 사용됩니다. 이 에너지와 고용량의 분포는 소위로 그토 리드 웰을 만듭니다. P- 트랩의 형성 : 포토 레지스트가 제거 된 후, P- 트랩의 리소그래피는 3 개의 리소그래피 플레이트를 사용하여 수행된다. 이어서, 고 에너지, 고용량 붕소 (B) 이온이 주입되어 p 트랩을 형성한다. 다음으로, B는 NMOS 공급원과 배수구 사이의 침투를 방지하기 위해 더 낮은 에너지에 주입됩니다. 마지막으로, 저에너지 주입 B는 NMO의 턴온 전압을 조절하는 데 사용됩니다.

게이트 형성

GATE 산화물 성장 및 폴리 실리콘 증착 : N- 트랩 및 P- 트랩의 형성 후, 산화물 층을 제거하고 웨이퍼를 청소한다. 이어서, 열 성장 게이트 산화물 층은 800 도로 유지된다. 다음으로, 폴리 실리콘 층은 게이트 재료로 증착된다.

게이트 리소그래피 및 부식 : 게이트 리소그래피는 4- 리소그래피 플레이트를 사용하여 수행되며, 원치 않는 폴리 실리콘은 건식 에칭에 의해 제거되어 장치의 게이트 및 다결정 상호 연결을 형성합니다.

가벼운 도핑 소스 드레인 (LDD)의 형성.

NMOSLDD의 형성 : 게이트 형성 후, 다결정 산화가 수행되고 실리카 층이 게이트 다결정에서 열적으로 성장된다. NMOSLDD의 리소그래피를 5- 리소그래피 플레이트를 사용하여 수행 한 다음, 이온으로서 저 에너지를 이식하여 NMOS의 가볍게 도핑 된 소스-드레인 영역 (NLDD)을 형성 하였다.

PMOSLDD의 형성 : 포토 레지스트가 제거 된 후, 6 개의 리소그래피 플레이트를 사용하여 PMOSLDD의 포토 리소그래피를 수행한다. 다음으로, 저에너지 B 이온이 주입되어 PMO의 가볍게 도핑 된 소스-드레인 영역 (PLDD)을 형성한다. B는 AS보다 빠르게 확산되므로 PLDD의 주입 에너지는 NLDD의 주입 에너지보다 낮습니다.

스페이서의 생산

증착 및 부식 : TEOS (Tetraethoxysilane)의 층은 스페이서의 전구체로서 디스크에 증착된다. 그 다음에는 등방성 건조 부식이 뒤 따릅니다. 게이트 폴리 실리콘의 측벽에 TEO를 유지하여 스페이서를 형성합니다. rapid 열 어닐링 : 고온의 빠른 열적 어닐링 (RTA)은 주입 된 불순물 원자를 활성화시키고 격자 손상을 수리합니다. 스페이서의 역할은 후속 소스-드레인 주입을 차단하고 프로세스의 자체 정렬을 달성하는 것입니다.

NMOS 및 PMOS 소스 배수구의 형성

NMOS 소스 드레인의 주입 : 스페이서가 제조 된 후, 얇은 산화물 층이 주입 장벽으로 열적으로 자랍니다. 7- 리소그래피 플레이트는 NMOS 소스 드레인의 리소그래피에 사용 된 다음, 이온으로서 고 에너지를 이식하여 NMOS의 소스 배수 영역을 형성했습니다.

PMOS 소스 소스 드레인의 주입 : 포토 레지스트가 제거 된 후, PMOS 소스 드레인의 리소그래피는 8- 리소그래피 플레이트를 사용하여 수행됩니다. 다음으로, BF₂ 이온이 주사된다 (BF₂는 PMOS 소스-드레인의 도핑 농도를 증가시키는 데 사용되는 B의 화합물이다). 큰 질량의 BF₂ 이온으로 인해 주입 에너지는 비교적 낮습니다.

지금까지 0. 18μm CMOS 프론트 엔드 프로세스의 주요 단계는 활성 영역의 형성, N 및 P 웰의 제조, 게이트의 형성, 광 도핑원 및 배수의 형성, 스페이서의 제조 및 NMOS 및 PMOS 공급원의 형성을 포함하여 완료되었습니다. 이 단계는 함께 CMOS 통합 회로의 기본 구조를 형성하고 후속 백엔드 프로세스 (금속 상호 연결 등)의 기초를 제공합니다.

0. 18μmcmos 백엔드 알루미늄 상호 연결 공정

백엔드 알루미늄 상호 연결 공정에서 가장 중요한 것은 금속 상호 연결의 제조이며, 다음은 6- 층 알루미늄 상호 연결의 세부 단계입니다.

접촉 제작

미디어 증착 및 평면화 : 먼저, TEOS (Tetraethoxysilane)의 층이 기본 미디어 층으로 증착 된 다음 B 및 P로 도핑되어 배지의 유동성 및 단계 커버리지를 개선시킨다. 마지막으로, 평면화 공정은 CMP (화학 기계적 연마)에 의해 수행되어 디스크의 표면을 더 평평하게 만듭니다.

접촉 구멍 리소그래피 및 부식 : 접촉 구멍은 특정 리소그래피 플레이트를 사용한 리소그래피이며, 접촉 구멍을 형성하기 위해 포토 레지스트에 의해 덮이지 않은 유전체 층을 제거하기 위해 드라이 에칭이 수행됩니다.

접촉 구멍 충전 : TI (티타늄), 주석 (질화 티타늄) 및 W (텅스텐)가 증착되며, 여기서 Ti 및 주석은 접착 및 장벽 층으로 사용되며 W는 필러 재료로 사용됩니다. 표면의 초과 w는 w의 CMP에 의해 제거되고 접촉 구멍 내부의 w 만 유지되어 최종 접촉 구멍 구조를 형성한다.

금속의 첫 번째 층의 제조

금속 증착 : 접촉 구멍을 제조 한 후, TI, ALCU (알루미늄-코퍼 합금) 및 TIN은 ALCU를 주요 전도성 재료로, 접착층 및 장벽 층으로 각각 TI 및 주석을 퇴적합니다.

제 1 층 금속 리소그래피 및 에칭 : 리소그래피는 첫 번째 금속 층의 리소그래피 플레이트를 사용하여 수행 된 다음, 포토 레지스트에 의해 덮이지 않은 금속 층은 에칭에 의해 제거되어 금속의 첫 번째 층의 상호 연결된 구조를 형성합니다.

통찰력 및 후속 금속 층의 제조

통과 구멍 공정 : 통로는 접촉 구멍과 유사한 프로세스로 만들어지며 다른 금속 층 사이의 회로를 연결하는 데 사용됩니다. 금속 층 공정 : 금속의 두 번째 층에서 시작하여 각 금속 층의 생산에는 금속 퇴적물, 포토 리소그래피, 에칭 및 기타 단계가 포함됩니다. 금속 층의 수가 증가함에 따라, 더 높은 전류를 견딜 수 있도록 금속 층의 두께는 그에 따라 증가하고 더 나은 열 소산을 제공한다. 최종 금속 층 및 섹션 : 모든 금속 층이 제작 된 후 장치가 슬라이스되고 디스크가 개별 칩으로 절단됩니다.

수파화 및 패드 만들기

패시베이션 층 퇴적 : 금속의 상단 층이 완료된 후, Sio₂ 및 Si₃n₄은 칩을 외부 환경의 손상으로부터 보호하기 위해 패시베이션 층으로 증착됩니다.

패드 리소그래피 및 부식 : 패드의 리소그래피는 특정 리소그래피 플레이트를 사용하여 수행 된 다음, 패드 영역을 형성하여 에칭하여 LED를 제거 해야하는 패드의 패시베이션 층을 제거합니다.

0. 18μmcmos 백엔드 구리 상호 연결 공정

구리 상호 연결 공정과 알루미늄 상호 연결 공정의 주요 차이점은 금속 상호 연결 재료로서 구리를 사용하고 금속 층 사이의 분리 재료로서 저 K 유전체를 사용하는 것입니다. 다음은 구리 상호 연결 프로세스의 자세한 단계입니다.

전 금속 미디어 증착

미디어 증착 및 평면화 : 먼저, 미공 대한 TEOS는 기본 미디어 층으로 퇴적되고, BPSG 증착 및 고온 밀도 및 평면화가 뒤 따른다. 이어서, 다되지 않은 TEO의 추가 층은 최종 금속 전 유전체 층으로 증착된다.

접촉 구멍의 제조

접촉 구멍 리소그래피 및 부식 : 알루미늄 상호 연결 프로세스와 유사하게, 접촉 구멍은 특정 리소그래피 플레이트를 사용하여 석판화되며, Photoresist로 덮이지 않은 유전체 층은 부식에 의해 제거됩니다.

접촉 구멍 충전 : TI 및 주석의 얇은 층은 CVD (화학 증기 증착) 방법에 의해 접착력 및 장벽 층으로 증착 된 다음 충전을 위해 W의 증착이 이어집니다. 표면의 초과 w는 W의 CMP에 의해 제거되고 최종 접촉 기공 구조가 형성된다.

금속 층의 제조 1

저 -K 유전체 증착 : 기생 커패시턴스를 감소시키기위한 저 -K 유전체의 코팅. 금속 층 리소그래피 및 에칭 : SIO₂은 에칭의 최종 층으로 증착 된 다음 금속 1 리소그래피 및 에칭을 수행하여 금속 1-가 충전 된 그루브를 형성합니다.

구리 충전 및 CMP : TA는 구리의 침윤 층으로 증착 된 다음 구리 충전 홈을 CVD 방법을 사용하여 증착시킨다. 표면의 과도한 구리는 CMP에 의해 제거되어 금속 1의 상호 연결된 구조를 형성한다.

금속 층의 제조 2

에칭 배리어 및 낮은 K 배지 증착 : SIN은 에칭 배리어 층으로 증착 된 다음, 낮은 K 배지 및 SIIO는 에칭 엔드 층 및 필러 층으로 코팅됩니다. 통로 및 금속 층의 리소그래피 및 에칭 : 통로 구멍 1의 리소그래피 및 에칭은 통는지 홀 구조를 형성하기 위해 수행된다. 이어서 금속 2의 포토 리소그래피 및 에칭되어 금속 2의 패턴을 형성합니다.

구리 충전 및 CMP : TA- 관절 층은 PVD로 증착 된 다음 그루브에 CVD 증착 구리로 채워진다. 표면의 과도한 구리는 CMP에 의해 제거되어 금속 2의 상호 연결된 구조를 형성한다.

다층 금속 상호 연결 및 패드의 제조

후속 금속 층 제조 : 금속 3의 제조 공정 및 상부 층의 제조 공정은 에칭 장벽 층의 증착, 로우 -K 매체, SIO₂, 리소그래피, 에칭, 구리 충전 및 CMP를 포함하여 금속 2의 제조 공정과 유사합니다.

패권 및 패드 제조 : 상단 금속 층이 완료된 후, Si₃n₄ 및 Sio₂는 장치의 패시베이션 보호 층으로서 PECVD 방법에 의해 증착 된 다음, 패드는 포토 리소그래피이며 부식 처리가 수행되어 납 패드 영역을 형성한다.

위의 단계를 통해 0. 18μm CMOS 백엔드 구리 상호 연결 공정의 전체 제조 공정이 완료되었습니다.