TSV 키 인터페이스 자료 및 프로세스

TSVM제조T반향

TSV 제조 기술에는 TSV 제조 기술의 통로 에칭 및 단열 관련 컨텐츠가 포함되어 있습니다.

또한, TSV 제조의 세 가지 주요 링크 : 배리어 층, 시드 층 및 Cu 충전도 신뢰성과 비용을 결정합니다.

이 기사는 다음과 같이 설명됩니다.

접착층 및 확산 장벽 층

종자 층

전도성 재료 충전

접착층 및 확산 장벽 층

TSV 제조 공정에서, 접착층 및 확산 장벽 층은 금속 Cu 컬럼과 유전체 층 사이의 주요 기능적 인터페이스이며, 재료 선택 및 증착 공정은 장치의 장기 신뢰성 및 프로세스 통합 난이도를 직접 결정한다.

Unlike planar interconnects, TSV's high aspect ratio structure places special requirements on the barrier layer: in addition to excellent Cu diffusion blocking ability, it is also necessary to solve the problem of conformal deposition in deep pores while balancing the stress of the film to avoid cracking or peeling. At present, the mainstream material system is dominated by tantalum (Ta)/tantalum nitride (TaN) and titanium (Ti)/titanium nitride (TiN), among which Ta-based materials have become the preferred scheme for high aspect ratio TSV due to their low resistivity (~20μΩ·cm), high step coverage ability and electromigration resistance. Ti-based materials have the advantages of strong adhesion to the SiO₂ dielectric layer (peel strength >5J/m²) 및 낮은 응력 (<100MPa), which are suitable for scenarios with strict mechanical reliability requirements.

확산 장벽 층의 핵심 기능은 실리콘 기판으로 Cu 원자의 침투를 차단하는 것입니다. 따라서, 차단 층은 여러 성능 지표를 충족시켜야한다. 첫째, 비정질 구조 (예 : TAN)는 입자 경계 확산 경로를 제거하고 서브 -10nm 두께에서 효과적인 차단을 달성 할 수있다; 둘째, 깊이 대폭 비율이 20 : 1 이상인 TSV에서, 장벽 층은 스퍼터링 또는 MoCVD 공정으로 지속적으로 덮어야하며, 그 중 Magnetron 스퍼터링은 원통형 표적 기술과 결합하여 단계 커버리지를 95%이상으로 증가시킬 수 있습니다. 또한, 박막 스트레스 제어는 중요합니다 - 고유 응력은 격자 불일치 (예 : TAN 증착 동안의 화학량 론적 편차)에서 발생하는 반면, 열 응력은 금속 (CTE ~ 8ppm/k)과 실리콘 서브 스트레이트 사이의 열 팽창 계수의 차이 (CTE ~ 3PPM/K) 사이의 열 팽창 계수의 차이로 인해 발생합니다. 파라미터 최적화 (예 : 스퍼터링 파워, 기판 온도).

It is worth noting that there is a significant difference in the demand for barrier layers between TSV and planar interconnects: in planar interconnects, the thickness of the barrier layer at the 65nm node is 10nm, which accounts for 35% of the interconnect section, forcing the industry to develop ultra-thin barrier layers (such as Ru-based materials); Due to the large cross-sectional size (diameter >1μm), 배리어 층의 두께는 100nm의 순서에 도달 할 수 있으며, 두께를 과도하게 압축 할 필요는 없지만 대신 깊은 구멍에서의 적합성 능력과 접착 최적화에 중점을 둡니다. 예를 들어, NH n 변조 스퍼터링 공정은 태형 증착 동안 질화 반응을 도입하여 SIO₂ 유전체 층과의 결합 에너지를 개선하면서 측벽 거칠기를 0.5nm 미만으로 줄일 수 있습니다.

산업 역학 측면에서, 최근 IMEC에 의해 개발 된 원자 층 증착 (ALD) -TAN 프로세스는 깊이 및 폭이 30 : 1의 사이 클릭 교류 전구체 펄스 (TA (NME) ₅ 및 NH주)의 균일 한 커버리지를 달성합니다.<2%; The new ionized sputtering technology launched by Applied Materials reduces the resistivity of TaN films to 25μΩ·cm, which is 30% higher than the traditional process. In addition, for GaN and other wide bandgap semiconductor TSV applications, the low-temperature (<200°C) TaN deposition solution developed by Tokyo Electron has passed the -55~150°C thermal cycling test, providing a reliable solution for third-generation semiconductor 3D integration.

종자 층

In the TSV manufacturing process, the seed layer is the key conductive interface between the plating Cu column and the diffusion barrier layer, and its material selection and deposition quality directly determine the reliability of the plating filling and the electrical properties of the device. Unlike planar interconnects, TSV's high aspect ratio structure places special demands on the seed layer: in addition to low resistivity and good crystal orientation control, it also needs to solve the problem of continuous coverage in deep holes while balancing film stresses to avoid cracking or peeling. At present, the mainstream material system is dominated by cobalt (Co), ruthenium (Ru) and copper (Cu), among which Co has become the preferred solution for high aspect ratio TSV due to its high adhesion (peel strength >3J/m²) 및 낮은 응력 (<50MPa) with the TaN barrier layer. Ru-based materials, on the other hand, have high conductivity (~7μΩ·cm) and anti-electromigration characteristics, making them suitable for high-frequency application scenarios.The core function of the seed layer is to provide a uniform cathode potential for the plating Cu and control the crystal orientation of the plating to reduce stress. In planar interconnects, the thickness of the blocking layer needs to be compressed to less than 2.4nm at the 32nm node, forcing the seed layer to develop towards ultra-thinning. However, due to the large cross-sectional size (diameter > 1μm), the thickness of the seed layer can reach the order of 100-200nm, which does not need to be over-compressed and focuses on the continuous coverage ability in the deep hole. For example, when using the physical vapor deposition (PVD) process, TSVs with a depth-to-width ratio of more than 20:1 are prone to the absence of the bottom seed layer or discontinuity below the spike, and the step coverage rate needs to be increased to more than 90% through process optimization (such as tilt angle deposition and multi-target collaborative sputtering).

TSV와 평면 상호 연결 사이의 시드 층의 요구 사항에는 유의 한 차이가 있다는 점은 주목할 가치가 있습니다. 평면 상호 연결에서 씨앗없는 층 도금 기술은 45nm 노드 아래에서 탐색되기 시작했으며, 이는 주석 장벽 층의 표면에 Cu를 직접 입금함으로써 공정 단계를 30% 단순화합니다. 그러나, TSV의 질량 생산 공정은 여전히 종자 비율이 30 : 1을 초과 할 때, 종자 층 향상 기술 (예 : 전기 공화 전 화학 기계적 연마 (CMP) 수리와 같은 종자 층 향상 기술 (예 : 종자 층 향상 기술)이 필요한 수단이 된 경우 도금의 안정성을 보장하기 위해 종자 층에 의존해야한다.

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전도성 재료 충전

TSV 제조 공정에서 수직 상호 연결을 달성하기위한 핵심 링크로서 전도성 재료 충전은 기술적 인 어려움과 비용 측면에서 항상 1 위를 차지했습니다. 3D 통합 회로가 더 작은 노드 (예 : 3nm 미만)로의 진화로 인해 TSV 직경은 0.8-1.6μm로 압축되었으며 종횡비는 20 : 1을 초과하여 충전 과정에 대한 궁극적 인 요구 사항을 전달합니다. 현재의 주류 솔루션은 여전히 전기 도금 구리 (Cu)에 의해 지배적이지만, 공정 복잡성은 전통적인 다마스쿠스 공정의 공정 복잡성을 훨씬 능가합니다. Cu 도금 비용은 TSV의 총 제조 비용의 40% 이상의 비용이 소요되는 것으로 추정되며, 충전 시간은 최대 몇 시간이며 생산 용량의 병자가되었습니다.

블라인드 홀 도금의 핵심 도전은 높은 종횡비로 인한 물리적 한계에 있습니다. 첫째, 깊은 구멍의 이온 수송이 차단되고 Cu²⁺ 농도는 개구부에서 바닥으로 구배되어 바닥에서 증착 속도가 불충분하고 캐비티 또는 갭을 쉽게 형성 할 수 있습니다. 둘째, PVD 증착의 종자 층은 종횡비가 5 : 1을 초과 할 때 불연속성이 나타나며, 이는 도금 결함을 더욱 악화시킨다. 또한, 표면 습윤성이 좋지 않으면 기포 보유, 개구부에서 집중된 전류 밀도가 "버섯 헤드"벌지를 유발하고, 후속 CMP의 경우 30% 이상의 추가 시간이 걸립니다. 이러한 문제를 해결하기 위해 업계는 개구부에서 증착 속도를 억제함으로써 "상향식"충전을 달성하기 위해 펄스 리버스 도금과 함께 다중 첨가 시스템 (예 : Enterne 's PW1000)을 채택합니다. 동시에, 진공 전처리 및 초음파 보조 습윤 기술은 맹인 구멍 내부의 기포 제거 속도를 95%로 증가시켜 도금 용액의 균일 한 침투를 보장 할 수 있습니다.

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보충 체계로서, 통과 구멍 전기 도금은 맹인 VIA를 통과 통과로 변환하고 가로 증착 밀봉 및 단방향 충전물을 사용함으로써 딥 VIA의 이온 수송 문제를 효과적으로 피합니다. 이 공정에는 추가 웨이퍼 가늘어지고 양면 증착 단계가 필요하지만, 30 : 1 이상의 깊이 대폭 비율을 갖는 비 통화 충전을 달성하고 도금 용액 첨가제에 대한 의존성을 감소시킬 수 있습니다. 예를 들어, 통계 홀 밀봉 기술 및 동적 전류 조절과 결합 된 응용 재료에 의해 개발 된 양방향 도금 장비는 2 μm 내의 오버 플레이트 층의 두께를 제어하는 동시에 충전 시간을 40% 감소시켜 CMP 공정을 상당히 단순화합니다.